[转载]半导体封测行业深度分析

半导体先进封装技术进⼊⾼速渗透期，国内封测⼤⼚提前完成布局，未来⼏年受益巨⼤发展前景⼴阔。

1.

国内⼯封测企业迎来发展良机

据WSTS 统计，2013

年全球半导体⾏业市场规模⾸次超过了3000

亿美元，是所有电⼦类产品最重要的上游环节，其下游产品涉及到⼈们⽣活中的⽅⽅⾯⾯，不论是⽇常办公娱乐⽤的计算机、⼿机、平板电脑等消费电⼦，还是⽣活中⽤到的各种家⽤电器，以及出⾏⽤到的各类交通⼯具都离不开半导体产品。

1.1 半导体产业链概况

半导体是电⼦⾏业领域中⼀个市场规模体量⽆⽐巨⼤的⼦⾏业，不过与其他电⼦⼦⾏业相⽐半导体产业链结构相对⽐较简单。半导体产业链由IC设计、晶圆制造、封装与测试三个环节组成。

IC

设计是半导体产业链上最核⼼的⼀环。整个半导体产业链都是以IC

设计⼚商为中⼼，由IC 设计⼚来最初发现下游需求和最终完成产品变现。⾸先IC

设计⼚商根据下游市场需求来进⾏产品设计，产品设计好后找到晶圆制造⼚商和封装测试⼚商来进⾏芯⽚的⽣产，并向晶圆制造⼚商和封装测试⼚商⽀付代⼯费⽤，最后由IC设计⼚商把⽣产好的芯⽚卖给下游客户完成最终的产品变现。

晶圆制造和封装测试这两个环节在整个半导体产业链上则扮演着产品代⼯⽣产和集成组装两个⾓⾊，实现了产品从设计图纸到成品的转变，同样也是形成产业链闭环的重要环节。

根据IC

设计、晶圆制造和封装测试这三个环节的不同组成⽅式，半导体⾏业存在两⼤商业模式：IDM和Fabless+代⼯。

IDM（IntegratedDevice

Manufacturing）为垂直产业链⼀体化模式，由⼀家⼚商同时完成设计、制造、封装三个环节，这⼀模式有利于半导体产业链对下游需求的快速反应。PC

时代，在Intel 的推动下IDM模式盛极⼀时。⽬前，全球采⽤IDM 模式的IC ⼤⼚主要有Intel、Samsung、TI、STM等⼚商。

不过，随着智能⼿机时代的来临，Fabless+代⼯模式开始崛起，已经有超越IDM之势。Fabless+代⼯模式则是在垂直产业链上采⽤专业化分⼯的商业模式，三个环节分别由专门的⼚商来完成。

这样Fabless IC

设计⼚商不再需要⼤额资⾦⾃⼰投资建设⽣产线，降低了IC 设计环节进⼊壁垒，同时也降低了IC

设计⼚商⼀款产品开发不成功的风险，从⽽使得IC

设计环节有更多中⼩⼚商能够进⼊，设计出更多更优质的产品来满⾜市场多样性需求。

晶圆制造和封装测试环节具有⾮常⼤的规模效应，通过专业化代⼯的模式，更有利于产能资源整合，实现产能资源的优化配置。⼀⽅⾯是产能利⽤率的提⾼带来半导体⾏业⽣产成本的降低，另⼀⽅⾯则是⼯产品多样化有利于分散下游终端产品需求变化带来的产品需求结构的变化。

因此，在移动智能终端时代，以“⾼通+台积电+⽇⽉光”为代表的Fabless+代⼯模式已经逐渐赶超IDM 模式，⼀些IDM

⼚商逐渐转向Fablite 和Fabless模式转变。

曾经的PC 芯⽚巨头AMD 就在2009

年完成了IC 设计和晶圆制造的分拆，分拆出了现在全球第⼆⼤的晶圆代⼯⼚GlobalFoundry。

1.2 封装与测试是半导体产业链上重要⼀环

封装与测试是半导体产业链上重要⼀环，产值在产业链中的占⽐⼀直⾮常稳定。

根据Gartner 的统计，2013

年全球半导体封装与测试⾏业市场规模为498

亿美元，较上年同⽐增长4.1%，近五年年复合增长率为5.5%，占全球半导体⾏业市场规模⽐值为16.4%。过去五年，封装测试环节在整个半导体产业中产值占⽐⼀直⾮常稳定，始终保持在16%-17%这个稳定区间。

据中国半导体⾏业协会统计，2013

年国内集成电路封装与测试市场规模为1100亿，同⽐增长6.1%，近⼗年年复合增长率⾼达

16.3%，远⾼于全球半导体封测⾏业的增速。这主要得益于⼤陆终端市场需求旺盛，下游众多终端设备⽣产⼚商纷纷到⼤陆来设⼚，带来了对半导体产品需求的⾼速增长。

2013

年国内集成电路封测⾏业产值占到集成电路⾏业产值的44%，并且在过去⼗年始终保持在40%以上的很⾼⽔平。如此⾼的产值占⽐主要是由于在半导体产业链上，封装与测试环节具有技术壁垒相对最低、劳动⼒成本要求最⾼和资本壁垒较⾼的特点，所以国内最适合半导体封装测试⾏业发展，从⽽使得封装与测试环节⼀直占据国内集成电路产业链的主导。这就从侧⾯表明了国内半导体封测环节较全球半导体⾏业显得更为重要。

图:

国内封装与测试占⽐⼀直保持在40%以上

1.3 封装与测试⾏业竞争格局有利于国内⼚商追赶

半导体产业作为全球新兴科技发展的前沿，整个产业链都属于⾼技术密集型产业。尽管半导体封测环节相对于产业链上其他环节技术壁垒稍低，但是与电⼦⾏业内其他产业链上的系统集成环节⽐较起来技术壁垒还是⾼很多。同时半导体封测⾏业还有较⾼的资本壁垒，从⽽使得整个⾏业的集中度处于⼀个较⾼的⽔平。

⾏业龙头⽇⽉光市场份额为18.9%，美国的Amkor 市场份额也超过了10%。⾏业Top 5⼚商合计市占率超过了50%。中国⼚商长电科技则排到了全球封测⾏业中第六位，市占率为3.4%，将有望成为未来国内半导体封测公司中能够冲进全球第⼀阵营的企业。

图：封测企业前⼗市场份额

全球前⼗封测企业中有5 家⼚商来⾃，2家⼚商来⾃新加坡，美国、⽇本和中国⼤陆各1

家。这主要和全球晶圆制造业企业分布紧密相关，有台积电和联电两家晶圆制造⼤⼚，新加坡有GlobalFoundry。从这⼀⽅⾯来看，未来国内封测企业的发展还有赖于晶圆制造环节的进步。

图：2013

年前⼗封测企业分布情况

从集中度变化趋势来看，过去五年半导体封测⾏业龙头⼚商⽇⽉光和Top5

⼚商的市占率都基本维持稳定。⽇⽉光的市占率基本维持在18%左右，呈缓慢增长趋势；⾏业Top 5

⼚商的市占率则⼀直保持在51%左右，这表明封测⾏业龙头⼚商基本保持和⾏业同步增长的状态。从⽽对于处在追赶状态的中国本⼟封测⼚商⾮常有利。

不过，⽬前国内封测市场基本被国际IDM

⼤⼚的封测⼚占据。国内前⼗名封测企业中内资本⼟⼚商仅有两家，长电科技的母公司江苏新潮科技和南通华达微电⼦，2013年分别实现销售收⼊66.5 亿和41.3 亿。

这主要是由于中国同时拥有巨⼤的终端市场需求和廉价的劳动⼒，所以海外IDM⼤⼚纷纷把封测⼚签到中国⼤陆来。2003

年Intel 在成都建⽴了其全球三⼤封测⼚之⼀，现在该⼯⼚年销售额⾼达188亿，占到国内市场份额的17%。

1.4 ⼯封测企业迎来发展良机

正如前⾯对半导体⾏业商业模式的分析，未来随着制程的降低和晶圆尺⼨的增⼤半导造环节的资本开⽀将呈指数增长，这也就导致更多的IDM⼚商难以继续保持IDM

模式。这些为了能够获得更⾼制程来保持产品竞争⼒，必然向Fabless+代⼯模式转变，保留设计环节并把制造环节让专业晶圆制造和封测⼚商来完成。

因此在过去⼏年，⼯封测⾏业市场份额占⽐逐年提升，从2009年的45.2%增长到了2013年的50.4%。

图：⼯封测占⽐稳步提升

未来中⼩IDM

⼚商向Fabless+代⼯模式转变的趋势仍将持续，并且采⽤更先进制程将很可能成为这⼀趋势加速的重要催化剂。据Gartner

预测，⼯封测⾏业2018 年市场规模将达到251

亿美元，年复合增长率为5.7%，快于整个半导体封测⾏业4.9%的增速。预计占⽐将稳步提升，从当前的50.4%提⾼到2018年的52.4%。

图：⼯封测占⽐稳步提升

2.

半导体封装技术发展历程

2.1 半导体封装技术演进路径

集成电路封装作为产业链上重要⼀环，封装技术伴随着晶圆制造环节技术的进步快速提升。由于集成电路核⼼功能是进⾏数据运算，所以封装技术的演进历程就是围绕着芯⽚运算能⼒和交互能⼒不断提升的过程，即芯⽚内核有效⾯积⽐例和I/O引脚数量两个维度的不断提升。

为了能够提⾼芯⽚运算能⼒，晶圆制造环节是紧跟Moore

定律不断提⾼单位⾯积内晶体管数量。⽽在封装环节则是体现在不断提⾼芯⽚内核的有效⾯积，封装⾯积/芯⽚⾯积之⽐不断缩⼩，从⽽实现在制程⼯艺相同情况下同样⼤⼩的芯⽚内晶体管数量增多。

在运算能⼒提升的同时，芯⽚与外界需要有⼤量的数据输⼊输出以及更多的控制信号，所以对芯⽚的交互能⼒提出了更⾼要求。这也就意味着芯⽚I/O引脚数量的快速增加。

围绕着运算能⼒和交互能⼒的提升，芯⽚封装技术的历史演进过程可以分为三个阶段，分别体现为外部引脚形状的改变、内部连接⽅式的改变和封装技术融合三种不同的表现形式。

图：半导体封装技术演进历程

2.2 阶段⼀：外部引脚形式不断优化

最初的DIP（双列直插式）封装技术指采⽤双列直插形式封装的集成电路芯⽚，绝⼤多数中⼩规模集成电路(IC)均采⽤这种封装形式。最早的4004、8008、8086、8088等CPU

都采⽤了DIP 封装形式。不过，采⽤这⼀技术进⾏封装的芯⽚⾯积与内核⾯积之⽐⽐较⼤，从⽽体积也较⼤；⽽且I/O

引脚数也⽐较少，⼀般不超过100 个。

上世纪80

年代开始，随着表⾯组装技术SMT（SurfaceMount

Technology）的兴起，芯⽚引脚形状就从原来的直插式开始转变为贴装短引线或⽆引线形式。这⼀技术⼤幅提⾼了芯⽚组装效率。在之后的⼗多年时间⾥，芯⽚封装领域逐渐出现了SOP（Small

Out-Line Package）、QFP（Quad Flat Package）、QFN（Quad FlatNo-leadPackage）等技术。

经⼗多年研制开发的QFP 不但解决了LSI

的封装问题，⽽且适于使⽤SMT 在PCB 或其他基板上表⾯贴装，使QFP 终于成为SMT主导电⼦产品并延续⾄今。为了适应电路组装密度的进⼀步提⾼，QFP的引脚间距⽬前已从1.27mm发展到了0.3mm。由于引脚间距不断缩⼩，I／O

数不断增加，封装体积也不断加⼤，给电路组装⽣产带来了许多困难，导致成品率下降和组装成本的提⾼。另⼀⽅⾯由于受器件引脚框架加⼯精度等制造技术的，0.3mm已是QFP引脚间距的极限，这都了组装密度的提⾼。

图：第⼀阶段芯⽚封装技术演进主要体现在外部引脚形状的改变

20

世纪80~90 年代，随着IC

特征尺⼨不断减⼩及集成度的不断提⾼，芯⽚尺⼨也不断增⼤，IC 发展到了超⼤规模

IC（VeryLarge Scale

Integration，VLSI）阶段，可集成门电路⾼达数百万以及数千万只，其I/O 数也达到数百个甚⾄超过1000

个。这样原来四边引出的QFP 及其他类型的电⼦封装已⽆法满⾜封装VLSI 的要求。

于是⼀类先进的芯⽚封装PGA（PinGrid Array，插针阵列）和BGA(Ball

GridArray，焊球阵列)应运⽽⽣，电⼦封装引线由周边型发展成⾯阵型。这类封装⽅法⼀般使⽤层压基板取代传统封装⽤的⾦属框架，其I/O

引脚分布在芯⽚封装下⾯。PGA和BGA技术具有⼤⼤增加I/O 数和引脚间距、引线短和再布线等众多优点。从⽽消除了QFP 技术的⾼I/O数带来的⽣产成本和可靠性问题。

但是由于PGA

受到体积⼤且太重、制作⼯艺复杂且成本⾼和不能使⽤SMT 进⾏表⾯贴装等缺点的，在VLSI

时同样⽆能为⼒难以实现⼯业化规模⽣产。⽽BGA技术综合了QFP 和PGA

的优点，最终取代了PGA封装技术。⾄此，多年来⼀直⼤⼤滞后芯⽚发展的集成电路封装，由于BGA

的开发成功⽽终于能够适应芯⽚发展的不乏。

并且，在外部引脚数增多的同时，芯⽚内部封装效率也急剧提升，封装⾯积/芯⽚⾯积从最初的100:1 提升到了达到CSP

标准的1.2:1 ⽔平。最初流⾏的DIP，以40个I/O 的CPU

为例，封装⾯积/芯⽚⾯积为（15.24×50）÷（3×3）=85:1。后来主流的QFP

封装尺⼨⼤幅减⼩，但是封装⾯积/芯⽚⾯积仍然很⼤。以引脚0.5mm节距有208 个I/O 的QFP 为例，要封装10mm2 的LSI

芯⽚，需要的封装尺⼨为28 mm2，这样封装⾯积/芯⽚⾯积之⽐仍然为（28×28）÷（10×10）=7.8:1。后来在BGA

基础上开发出来的FBGA 更是把封装⾯积/芯⽚⾯积之⽐再次⼤幅减⼩，使得BGA封装⾯积/芯⽚⾯积≤1.2:1，达到了芯⽚尺⼨封装（Chip Size

Package，CSP）标准。解决了长期存在的芯⽚⼩⽽封装⼤的根本⽭盾。

2.3 阶段⼆：先进封装技术突破

当封装形式发展到BGA

之后，要想再依靠改变外部引脚形状来同步提升芯⽚运算性能和交互性能难度越来越⼤。因此，芯⽚封装技术的演进逐渐从外部引脚形状的优化转变为内部连接⽅式的改变，这也是当前主流封测⼚商重点研发领域，在先进封装技术领域不断寻求突破。不过，芯⽚内部连接⽅式改变⼀般只能在⼀⽅⾯进⾏产品性能优化，所以封测⼚商会根据产品需求来对某⼀技术进⾏重点突破。

⽬前，半导体封装技术的主流发展⽅向包括FC（Flip Chip，倒装）、WLCSP（WaferLevel Chip

Scale Packaging，晶圆级芯⽚规模封装）、Bumping（凸块技术）、TSV（Through SiliconVia，硅通孔技术）等，其中FC 是实现后⾯三个技术的基础。

随着先进封装技术的不断涌现，原来界限⾮常分明的IC

产业链晶圆制造前道⼯序和封装测试后道⼯序，现在逐渐出现了由晶圆制造技术与封装测试技术融合的中道⼯序。中道⼯序包含Wafer

Bumping、WLP、TSV等主要先进封装技术，从⽽使得封测⼚与晶圆制造⼚的关系现在变得更为紧密，现在产值已经超过了15

亿美元，未来市场规模可能会在100 亿美元以上。

2.3.1Flip-Chip 先进封装技术发展基础

在芯⽚封装技术发展到BGA

阶段之前，芯⽚都是有电路的⼀⾯⽅向朝上。芯⽚与外界的链接⽅式主要是通过细⾦属导线来进⾏连接，这种连接⽅式被称为引线键合（Wire

Bonding）。但是为了能够进⼀步提⾼芯⽚的I/O 数以及对于⼀些⾼频的信号处理需要缩短引线长度降低⼲扰，Flip-Chip这种新的芯⽚连接⽅式应运⽽⽣。

FC

是直接通过芯⽚上呈阵列排布的凸点来实现芯⽚与封装衬底（或PCB

板）的互联。由于芯⽚是倒扣在封装衬底上的，与常规封装芯⽚放置⽅向相反，故被称为倒装芯⽚。FC

芯⽚封装技术现在也成为了先进封装技术进⼀步发展的基础。

FC

封装技术相对于原来的WB 封装技术具有三⽅⾯优势：更⾼密度的I/O数，更优越的热学性能，更优越的电学性能。

FC

封装相对于传统的WB 技术拥有更⾼密度的I/O数，这是其最⼤的优势。这主要归功于FC

芯⽚的Pad（焊盘）阵列排布，它是将芯⽚上原本是周边排布的Pad进⾏再布局，最终以阵列⽅式引出，从⽽⼤幅提⾼I/O数。

FC

封装在热学性能上也具有明显的优势。⼀般增强散热型引线键合的BGA

器件的耗散功率仅5-10W，FC封装则通常能产⽣25W 耗散功率。⽽如今许多电⼦器件，如ASIC，微处理器，SOC

等封装耗散功率都在10-25W 范围，甚⾄更⼤。这也就使得传统WB 技术难以胜任。

电学性能则是FC

技术的另⼀个重要优点。引线键合使⽤的导线长，对于⾼频信号或者其他⼀些应⽤会产⽣严重的影响，从⽽出现明显的瓶颈。⽽FC

技术芯⽚与基板连接距离短，使得芯⽚能够处理更⾼频率的信号。在过去，2-3GHZ 是IC 封装的频率上限，FC

根据使⽤的基板技术可⾼达10-40 GHZ 。

倒装芯⽚有三种主要的连接形式：控制塌陷芯⽚连接 (Controlled CollapseChipConnection，C4)、直接芯⽚连接 (Direct chip

attach，DCA)和黏着剂连接的芯⽚FCAA(Flip Chip AdhesiveAttachement)。

C4

技术是⼀种超精细间距的BGA

形式，⼀般焊球间距为0.2~0.254mm，直径为0.1~0.127mm，焊球可以安装在管芯的四周，也可以采⽤全部或局部的阵列配置型式。不过，该技术采⽤的97Pb/3Sn

材料回流焊焊接温度⾼达320℃，只能采⽤陶瓷基⽚，进⾏⼤批量⽣产应⽤的主要是陶瓷球栅阵列（CBGA）和陶瓷圆柱栅格阵列（CCGA）组建的装配。C4元件具有众多优势：I/O

密度极⾼、热性能和电性能优异、不存在焊盘尺⼨、可实现最⼩的元器件尺⼨和质量。DCA

技术是⼀种超微细间距的BGA 形式，与C4

技术基本类似。两者最主要的差异在于焊接⽅式有所差异，DCA 在焊盘上采⽤了较低共熔点焊料（37Pb/63Sn），从⽽使得DCA

装配时所采⽤的回流焊接温度⼤约为220℃，可以在标准的表⾯贴装⼯艺处理下安置到电路板上⾯，能够适合众多应⽤场合，尤其在便携式电⼦产品的应⽤中。

FCAA

具有很多形式，它⽤黏着剂来代替焊料，将管芯与下⾯的有源电路连接在⼀起，可以贴装陶瓷、PCB

基板、柔性电路板和玻璃材料等，这项技术应⽤⾮常⼴泛。

图：FC

芯⽚三种连接⽅式

FC

技术作为先进半导体封装技术的基础啊，未来市场规模将实现持续快速增长。⼀⽅⾯受益于市场总需求的提升，另⼀反⾯则是对传统WB

技术的快速替代。在PBGA 领域，⽬前FC 技术已经超越WB

技术占⽐为57%，未来将继续受益于计算机、通讯产品、多媒体设备的需求进⼀步拉开差距。预计到2017 年，FC

PBGA出货量将达到24亿颗，年复合增长率为12%，占⽐达到83%。

在FBGA

领域，未来五年受益于Memory 封装和WLP 封装技术的增多，FC FBGA需求量将快速提升。据TechSearch 预测，FC

FBGA 市场规模年复合增长率为22%，从2012 年的34 亿颗增长到2017 年的93 亿颗；⽽与之对应的传统WB FBGA

需求量则从202 万颗减少到168 万颗。从⽽，使得倒装技术在FBGA 中占⽐由2012年的14%⼤幅提升到36%。

图：FC FBGA市场规模快速提升

2.3.2Wafer Bumping 晶圆凸点封装技术

Wafer Bumping

晶圆凸点封装技术是在传统FCBGA

技术基础上进⾏的优化升级。传统FCBGA 采⽤的是锡球来实现芯⽚与基板之间的连接，锡球呈球状直径⼀般为100-200um，I/O

引脚数较之前的封装技术⼤幅提升，但是仍然跟不上IC 微处理器发展速度。因此，随着微处理器技术的进步，IC 封装⾏业需要在FCBGA基础上进⼀步提⾼I/O

引脚密度。并且制程的进⼀步提⾼也使得锡球的宽直径已经⽆法适⽤于更先进的芯⽚。

当前IC

封装⾏业对于实现这⼀⽬标找到的最优解决⽅案是缩⼩锡球直径，从⽽提出了Bumping技术。⽬前在众多Bumping

技术⽅案中最先进的是CopperPillarBumping

技术，即在芯⽚连接垫上⽣长⼀个铜柱然后再在铜柱上放⼩半个锡球来实现与基板的连接。

铜柱的直径较原来整个锡球直径显著缩⼩，由最初的100-200um 的Pitch 减少到了50~100um的Pitch。这样就使得芯⽚I/O 引脚密度⼤幅提升，⼩⼩的芯⽚底部最多可以达到上万个I/O引脚。

图：传统FCBGA

与先进Copper Bumping FCBGA 封装技术⽐较

I/O

引脚密度的提升是IC 封装技术进步永恒的⽬标，Copper Bumping

技术是实现这⼀⽬标并且适⽤于先进制程芯⽚的必然趋势，从⽽成为了全球封测⼤⼚必争之地。据Yole Developpement

预计，2017 年全球Copper Bumping 市场规模将达到2300万⽚/年（12 英⼨晶圆折算，后同），对应2012

年不到500 万⽚/年的市场规模年复合增长率⾼达38%。这主要受益于Bumping

技术本⾝市场规模年复合20%以上的快速增长，以及Copper Bumping 技术对其他材料Bumping技术的逐渐替代，CopperBumping 占⽐将从2012 年的37%提升到2017年的69%。

在Copper Bumping

领域全球IDM ⼤⼚Intel 技术最为领先，产能近300 万⽚/年，占全球⼀半以上；⼯封测⼤⼚中Amkor

技术优势明显，基本能够做到直径40~50um ⽔平，产能近90

万⽚/年；⽇⽉光在这⼀领域快速追赶，近两年产能快速上量。国内封测⼚商中长电先进领跑，年产能约为48

万⽚/年，华天西钛紧随其后，预计今年年底产能达6 万⽚/年。

2.3.3WLCSP 晶圆级芯⽚尺⼨封装技术

随着晶⽅科技成功登陆A

股，WLCSP（WaferLevel Chip Scale Packaging）技术成为市场关注焦点。WLCSP封装技术可以理解为满⾜CSP 标准的WLP

技术。WLP技术是指在指在晶圆前道⼯序完成后，直接对晶圆进⾏封装，再切割分离成单⼀芯⽚，相对于传统封装将晶圆切割成单个芯⽚后再进⾏封装，WLP

技术在对⾯积较⼩的单个芯⽚封装成本⽅⾯具有明显的优势，并且对于封装完成的芯⽚的⼀致性也有更⾼保证。

⽬前，WLCSP

封装技术主要有⽐较普通的晶圆凸点封装（Wafer Bumping）和⽐较特别的Shellcase 系列

WLCSP

两种不同技术路径。两种技术尽管都是WLCSP，但是最终得到的产品形态和产品的制作流程都是截然不同的。

晶圆凸点封装WLCSP 技术以FC BGA

封装技术为基础发展起来。⾸先以整⽚晶圆为对象，在晶圆正⾯进⾏加⼯再布线并制作锡球，同时对晶圆上所有芯⽚进⾏加⼯处理。然后再对加⼯完成的晶圆进⾏切割得到单个芯⽚，最后对芯⽚进⾏逐个测试。

Shellcase

系列 WLCSP 最近因为晶⽅科技上市成为了市场的焦点。Shellcase系列WLCSP

技术⽐较特别，它的主要特点是可以将芯⽚的电路引⾄芯⽚的背⾯后再制作焊垫，在影像传感器芯⽚封装领域具有天然优势。这主要是由于影像传感芯⽚的作⽤主要是光学成像，其功能的实现需要吸纳、反馈物体光线，这势必要求芯⽚正⾯⽆视觉障碍物，即封装的焊垫不能放在芯⽚正⾯，否则会阻碍光线成像。Shellcase系列 WLCSP

在芯⽚的正反两⾯黏贴玻璃基板（或其他绝缘材料），将芯⽚线路、焊垫引⾄背⾯，玻璃基板具有透明特性。因此，Shellcase 系列

WLCSP 在影像传感器封装上具有绝佳的优势。

Shellcase

系列 WLCSP 技术制作流程主要分为6

个步骤：1.纯化扩展层并添加扩展垫，2.正⾯贴合玻璃⽚⼀，3.背⾯腐蚀⼀个缺⼝并填充环氧树脂再贴合玻璃⽚⼆，4.通过沉淀法在背⾯制作导线并形成T

形连接，5.在背⾯制作钝化膜和球栅阵列结构（BGA），6.对晶圆⽚进⾏切割和测试。

图: Shellcase

系列WLCSP 技术封装流程

WLCSP

封装技术相对于普通封装技术最⼤的优势在于它是对整⽚晶圆进⾏加⼯，封装效率更⾼，并且能够对芯⽚的⼀致性有更⾼保证；封装成本是与晶圆⾯积相关，⽽与芯⽚个数⽆关，所以在对⼀些⾯积⽐较⼩的芯⽚进⾏封装时成本优势明显；并且随着晶圆直径的增⼤，加⼯效率就越⾼，单个元器件的封装成本就⽉底，如12英⼨的晶圆⾯积是8英⼨的⼀倍以上，那么单个芯⽚的加⼯成本就低很多。

⽬前，WLCSP

封装技术主要应⽤在影像传感器（CIS）、环境光感应⽚、微机电系统（MEMS）、射频识别芯⽚、医疗电⼦器件等领域。其中前两者采⽤的是Shellcase系列WLCSP封装技术，后⾯三个领域则两种封装技术都可以应⽤。

据Yole Developpement

统计，2011 年全球WLCSP 市场规模为17 亿美元左右，2016年将增加到27亿美元，对应年复合增长率为9.9%，基本上整个WLCSP 市场保持持续稳定增长。

WLCSP

封装技术最主要的应⽤领域影像传感器（CIS）市场规模巨⼤，2013

年约90亿美元，同⽐增长8%。根据WSTS 预测，未来三年CIS ⾏业复合增长率为6.3%，增长速度较慢。不过，我们认为采⽤WLCSP

封装技术的CIS 产品更具价格优势，增长速度会快于⾏业平均增速。

图：全球CIS

市场规模巨⼤实现持续增长

微机电系统（MEMS）是未来WLCSP

封装技术实现持续增长的主要推动⼒。随着智能⼿机、平板电脑对轻薄化智能化的不断追求，以及未来可穿戴设备、智能家居、智能汽车、物联⽹等领域的不断兴起，MEMS

产品的需求将有望出现爆炸式增长。2012 年全球MEMS 产品市场规模为110 亿美元，预计2018 年全球市场规模将达到225亿美元，对应年复合增长率为12.8%。

2.3.4基于TSV 技术的3D IC 封装

当芯⽚封装技术达到CSP

标准（封装⾯积/芯⽚⾯积≤1.2）甚⾄WLP 封装技术使得封装⾯积/芯⽚⾯积达到平⾯封装的理论最⼤值1:1

之后，为了能够进⼀步提⾼封装效率，芯⽚封装⽅法逐渐由2D 向3D

升级。这样在原有芯⽚上堆叠上⼀个芯⽚就可以使芯⽚封装效率轻松提升⼀倍，从⽽也使相同封装⾯积内包含的晶体管数量增加⼀倍，有效利⽤⽴体空间。

⽬前，3D 封装技术主要采⽤Wire

Bonding 技术为基础，把芯⽚进⾏三维堆叠之后，从每⼀层芯⽚上引出引线键合在基板上。不过，基于Wire Bonding

技术实现的3D 堆叠封装存在两个明显的缺点，⼀是芯⽚与芯⽚之间的连接⾮常远，⼆是每层芯⽚只能在四周进⾏引线键合使得I/O数较少。

未来，TSV（Through

Silicon Via，硅通孔）技术成为了替代Wire Bonding 技术，成为3D 封装主流技术的必然选择。TSV

技术使得连线长度缩短到了芯⽚厚度，传输距离减少到千分之⼀，可以实现复杂的多⽚全硅系统集成，可以显著缩⼩RC

延迟，提⾼计算速度，显著降低噪声、能耗和成本。

TSV

制造流程主要分为六个步骤：1.在芯⽚上打孔，2.在⽣成的孔内形成绝缘层、阻挡层和种⼦层，3.在深孔内镀铜，4.把芯⽚减薄到空的深度使铜柱下表⾯露出，5.把各层芯⽚进⾏堆叠，6.最终对堆叠好的多层芯⽚进⾏封装完成基于TSV技术的3D芯⽚封装。

TSV

技术最初出现在了CIS 领域，最初CIS

采⽤陶瓷封装，打线键合体积庞⼤，并且成本⾮常⾼占到整个产品的30%。⽽采⽤TSV 技术的CIS

不仅封装体积显著下降，成本也明显降低。因此，CIS 成为了最早采⽤TSV 技术的领域，后来采⽤硅中介层可以集成DSP

芯⽚，实现了进⼀步减⼩CIS 尺⼨的⽬的。

当前，TSV

技术应⽤最为⼴泛的是在2.5D 封装⽅法上，这是实现多芯⽚封装的基础。所谓2.5D 封装⽅法，就是把芯⽚⽤直径约为10um

的微型锡球贴合在⼀块硅中介层上，同时使⽤直径约为100um 的普通倒装芯⽚锡球连接到基板上，硅中介层的正反两⾯采⽤TSV技术打通。基于TSV 技术的2.5D

封装⽅法，有效改进了由于芯⽚上线宽与基板上线宽相差⼏个数量级导致的对性能和功耗的影响，以及基板上线宽过宽导致的布线拥堵的问题。

基于TSV 技术的3D 封装相对于2.5D

封装，不仅是在硅中介层上采⽤TSV 技术，⽽且在芯⽚上也采⽤TSV 技术，使堆叠的芯⽚能够实现垂直互联，⼤幅减少3D

封装芯⽚间的连接距离，真正实现3D

封装优势，是未来先进封装技术演进⽅向。不过，⽬前这⼀封装⽅法还处在技术导⼊期，⾼速渗透期的到来还要依赖TSV技术的继续进步和成本的降低。

据Yole Developpement

预测，3D TSV 封装技术将在2013 和2014 年进⼊⾼速渗透期，渗透率有望从2012 年的不到1%提升到2017

年的近9%。3D TSV 晶圆产值将从2012的40 亿美元左右增长到2017 年的385

亿美元，对应的年复合增长率⾼达58%。与之对应的3D TSV 封装市场规模将从当前的10 亿美元⼀下增长到2017 年的90

亿美元以上，年复合增长率更是⾼达%。

3D TSV

技术的成熟和成本的降低将成为⾏业进⼊“S

型曲线”拐点的关键影响因素。该技术⼀旦进⼊⾼速增长期，潜在市场规模巨⼤，将给拥有该技术的封测⼚带来巨⼤的成长机会。这是未来集成电路封装技术最值得关注的技术突破点之⼀。

未来随着封装形式向2.5D/3D

封装技术演进，半导体产业链各环节之间的关系将进⼀步融合。晶圆制造和封装测试将不再具有明确的分界线，两个环节将进⾏相互渗透。各环节的龙头⼚商将在整个半导体产业链上拥有更⼤的影响⼒，因此看好技术优势明显市场规模⼤的龙头企业在未来将占据更⼤的市场份额。

2.4 阶段三：系统集成度快速提升

随着先进封装技术发展进步不断深化，现在基于这些先进封装技术已经涌现出了多种芯⽚组合形式。⽐较常见的有基于TSV

技术的2.5D 封装MCM（Multi chipModule，多芯⽚模块）组合形式和3D封装Stacked（堆叠）组合形式，以及芯⽚封装外进⾏再封装的PiP（Package inPackage）组合形式，和芯⽚封装上堆叠另⼀个封装芯⽚的PoP（Package onPackage）组合形式。

总体来说这些新的芯⽚组合形式的出现，使得原来对单芯⽚进⾏封装的形式转变为对多个芯⽚进⾏同时封装，从⽽为把具有不同功能的芯⽚进⾏集成创造了条件。这样就可以通过对具有不同功能的单个芯⽚进⾏封装来实现系统功能集成的⽬的，最终封装好的芯⽚能够对外提供系统性功能，实现SiP（Systemin Package）封装。

SiP

封装符合当今消费电⼦轻薄化的趋势潮流，通过不同芯⽚组和的封装⽅法把MPU、Memory、Logic

IC、MEMS、Analog/RF、Passives等具有不同功能的半导体元器件封装在⼀起，对外提供⼀套整体解决⽅案，⼤⼤降低不同半导体元器件所占体积实现微型化。并且通过SiP

封装还能减少芯⽚能耗，延长产品使⽤时间。从⽽显著提⾼芯⽚价值，这也将成为未来集成电路⾏业演进必然趋势。

3.

国内封装与测试⾏业五雄

3.1 长电科技：国内封测龙头，技术实⼒领先

长电科技是国内封测⾏业龙头，2013

年实现销售收⼊超过50 亿元，较⾏业排名第⼆的企业⾄少⾼出50%以上，在上市公司中更是遥遥领先。在全球封测市场中，长电科技2009

年⾸次挤⼊全球前⼗之后排名⼀直稳步提升，2013 年已经排到了全球第六，全球市场份额更是从2009 年的2%增长到了2013年的3.4%，有望冲击全球第⼀阵营。

长电科技在规模优势的保障下对先进封装⼯艺进⾏了全⾯布局，综合技术实⼒也是国内领先，向全球龙头封测⼤⼚看齐。在先进封装技术时代来临之际，公司有望成为获益最⼤的国内半导体封测⼚之⼀。

公司Copper Pillar

Bumping 技术和基于Bumping 的WLCSP 技术成熟，具有潜⼒的TSV 技术国内领先。2013 年长电Bumping

出货69万⽚，同⽐增长60%；当前产能已经增加到8.3 万⽚/⽉，预计年底之前产能还将扩到10 万⽚/⽉。WLCSP 去年出货量达18

亿颗，同⽐增长28.5%，今年增长强劲，预计全年增长在50%左右。公司TSV 技术已经能够实现1:10

的径深⽐，技术实⼒国内领先。

3.2 华天科技：三地布局完成，成本技术优势兼备

华天科技昆⼭、西安、天⽔三地⽣产基地布局完成，成本技术优势兼备，公司盈利能⼒丰厚。

公司经过多年的努⼒，现在终于已经完成了以昆⼭西钛⾛⾼端封装先进技术路线、西安华天中端封装配套路线、天⽔华天低端封装低成本路线的三地⽣产基地布局。

昆⼭西钛技术先进，是国内第⼆家拿到Shellcase 授权的公司，2010 年开始实现基于WLCSP 技术的CIS

产品量产，现在已经实现产量1.2 万⽚/⽉；独⽴掌握TSV 技术，并且Copper Pillar Bumping技术也已经研发完成，预计今年下半年有望实现量产。西安华天将为昆⼭新增Bumping 产能配套完成后道FC

产能建设，并主要进⾏BGA、QFN

等中端封装。天⽔华天地处⽢肃天⽔市，⼈⼒能源成本较低，在进⾏低端产品封装上成本优势显著。

图：华天科技三地布局完成

华天科技凭借⾼中低端三地布局，在上市封测企业中具有成本与技术兼备的优势。2013年公司成为了国内上市⾮常企业中创造利润最⾼的企业，实现了2亿元的归属于母公司净利润，为股东创造了丰厚的受益。

我们认为公司在先进封装技术⽅⾯也已经基本完成布局成长空间巨⼤，并且中低端产线地处中国西部成本优势显著，未来盈利能⼒稳步提升可期。

3.3 晶⽅科技：封测⾏业新秀，盈利能⼒出众

晶⽅科技是国内难得的专注于⾼端封装技术的封测公司，今年2 ⽉10 ⽇成功登陆A 股，是A股半导体封测⾏业新秀。公司是国内最早获得Shellcase 授权的半导体封测企业，2005 年获得授权后2006

年实现量产，现在已经是全球第⼆⼤WLCSP CIS产品供应商。同时公司也凭借先进成熟的WLCSP

技术在美国⼤客户指纹识别订单上获得了突破。

晶⽅科技专注于先进封装技术封装并且技术优势明显，2013

年实现净利润率34%，盈利能⼒远远⾼于⾏业其它可⽐公司。公司未来成长路径明确，预计今年下半年公司12

⼨产线开始量产，公司将能够提供更⼤像素的CIS 产品；并且指纹识别和MEMS产品也将会尽快上量；未来安防与医疗领域也将为公司提供巨⼤的成长空间。

3.4 通富微电：积极谋求先进封装技术突破

通富微电作为我国第⼆⼤封装集团南通华达微电⼦⼦公司，在中端封装技术产品稳定增长的基础上，不断谋求实现先进封装技术突破。2013

年，公司BGA、QFN 等中端封装产品销售额同⽐增长35%以上，POWER 产品销售额同⽐增长40%以上；并且在FC技术上实现了突破。

公司为了能尽快实现FC

先进封装技术的规模化⽣产，尽快把研究技术转化为⽣产效益，7 ⽉1 ⽇公布了定向增发预案。公司拟募集资⾦12.8

亿元，其中移动智能通讯及射频IC 封测项⽬拟募资7.9 亿元，智能电源IC 封装拟募资3.4 亿元，补充流动资⾦1.5亿元。

移动智能通讯及射频IC

封测项⽬是基于FC、BGA 和QFN 等中⾼端封装技术，达产后产能为9.5 亿块，预计实现年收⼊和净利润9.02 亿和9855

万元；智能电源IC封装项⽬是基于PDFN（冲压双列扁平⽆引线）封装技术，达产后产能为12 亿块，预计实现年收⼊和净利润2.16亿和2194 万元。

3.5 太极实业：谋求与海⼒⼠合作模式新变化2009

年公司同海⼒⼠合资成⽴海太半导体，开始从事DRAM

芯⽚封测业务。两家公司约定，海⼒⼠在09-14

年间为海太半导体第⼀⼤客户，海⼒⼠每年付给合资公司投⼊资本10%的收益，折合每年4000 万美元。

两家公司合同到期，⽬前新的合作模式两家公司正在商议当中。我们预计三季度有望签订，新的合作模式将把设备折旧、成本节约、产量等因素都考虑在内，对公司有更⼤的激励作⽤。

4.

投资建议

半导体先进封装技术进⼊⾼速渗透期，国内封测⼤⼚提前完成布局，未来⼏年受益巨⼤发展前景⼴阔。

建议重点关注已经完成先进封装技术布局，具有技术优势的长电科技、华天科技、晶⽅科技；同时建议关注近期可能会有新变化，出现新机会的通富微电、太极实业。

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